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由光光發表於週一 12月 01, 2003 1:17 pm

看第二頁的table比較準

打星星表示Specifications the same as Low Quiescent Mode

由 **kvl** 發表於週一 12月 01, 2003 1:31 pm

光光寫:看第二頁的table比較準

打星星表示Specifications the same as Low Quiescent Mode

謝了!您真是一針見血。

由 **david_hsieh** 發表於週一 12月 01, 2003 1:53 pm

wensan所爭論的是：「DB-01輸出級的30mA偏流，可以在輸出100mA峰值電流時，上下兩個輸出電晶體仍然都可以保持在ON的狀態下，以A類放大方式工作」
mtlin12所爭論的是：「因為2mA CRD Pull-up/Pull-
down的關係，故DB可以使Q1、Q5在ACTIVE 狀態，always on!」
兩者好像不一樣的東西?
mtlin12所爭論的是：「我在佑昇買到的MJE340/350偏偏大多數>110以上，實際量出的就可證明絕對>>50」
wensan所爭論的是：「pspice model hfe=50」
Ic=Ib*hfe, 2ma *50 < 200ma, 2ma*110 >200ma
似乎也都沒錯!
不知有誰有裝過,可借小弟量一下詳細特性.

由 **wensan** 發表於週一 12月 01, 2003 2:32 pm

david_hsieh 寫:wensan所爭論的是：「DB-01輸出級的30mA偏流，可以在輸出100mA峰值電流時，上下兩個輸出電晶體仍然都可以保持在ON的狀態下，以A類放大方式工作」
mtlin12所爭論的是：「因為2mA CRD Pull-up/Pull-
down的關係，故DB可以使Q1、Q5在ACTIVE 狀態，always on!」
兩者好像不一樣的東西?
mtlin12所爭論的是：「我在佑昇買到的MJE340/350偏偏大多數>110以上，實際量出的就可證明絕對>>50」
wensan所爭論的是：「pspice model hfe=50」
Ic=Ib*hfe, 2ma *50 < 200ma, 2ma*110 >200ma
似乎也都沒錯!
不知有誰有裝過,可借小弟量一下詳細特性.

他照出來的Vbe波形，光是線的粗細就佔了1V，還出現AB類工作時Vbe凹陷的現象，如何能證明電晶體沒有OFF。
要他照出Ie的波形，並且把波形放大一點，來判斷電晶體有沒有OFF，他又不敢。

輸出電晶體的B極跟驅動電晶體的E極接在一起，跨在兩個輸出電晶體B極間的電壓，跟跨在兩個驅動電晶體E極間的電壓根本是同一個電壓！
在輸出100mA電流時，上下兩個輸出電晶體仍然都可以保持在ON的狀態下，那麼10Ω射極電阻的壓降會有10Ω*100mA=1V，加上上下兩個輸出電晶體約0.6V的Vbe，大約有2.2V的電壓。
但是驅動級電晶體的兩個Vbe加上偏壓才0.6V*3=1.8V而已，2.2V跟1.8V差了0.4V，明明同一個電壓，怎麼會差了0.4V！
所以輸出晶體會有一個OFF。

我並沒有在爭論hfe大小的問題，而是他以hfe的差異來否定模擬出來PNP輸出電晶體已經逆偏的模擬結果。

由 **mtlin12** 發表於週一 12月 01, 2003 3:55 pm

非關HFE也，說過是CRD或其他恆流源與IDEAL current source不同。

DB的兩個晶體皆ON，也非您想像那樣。

由 **kvl** 發表於週一 12月 01, 2003 4:24 pm

跡近強辯，在一連串的辯論過程，您提出太多理論無法解釋的說
法，而且只用一句"你無法理解"來搪塞。光以634--0dB的說法
就足以改寫教科書，但事實証明是在說神話。
請您公佈完整的測試結果，等我得空，我打算搭一個簡化版的
DB-01來測試。

由 **kvl** 發表於週一 12月 01, 2003 5:26 pm

依您目前的說法至少有兩項理論要改寫:
1)電子學放大器的推挽理論。
2)基本電學的kvl定律。

由 **mtlin12** 發表於週一 12月 01, 2003 5:41 pm

我已經按照wensan兄建議的DC輸入方式實際測量了，結果稍後公開。

由 **mtlin12** 發表於週一 12月 01, 2003 9:37 pm

wensan 寫:輸出電晶體的B極跟驅動電晶體的E極接在一起，跨在兩個輸出電晶體B極間的電壓，跟跨在兩個驅動電晶體E極間的電壓根本是同一個電壓！
在輸出100mA電流時，上下兩個輸出電晶體仍然都可以保持在ON的狀態下，那麼10Ω射極電阻的壓降會有10Ω*100mA=1V，加上上下兩個輸出電晶體約0.6V的Vbe，大約有2.2V的電壓。
但是驅動級電晶體的兩個Vbe加上偏壓才0.6V*3=1.8V而已，2.2V跟1.8V差了0.4V，明明同一個電壓，怎麼會差了0.4V！
所以輸出晶體會有一個OFF。

請看用wensan兄建議的DC輸入法，DB-01第一次測試結果:

DB觀察結果::( 雖然只有82mA OUT，還是可以看到 )

1.兩個晶體都是ON (只是情形不同)
2.與SPICE模擬的Q1 0.6V不同
3.在DB-01下，Vin會被CRD1拉高
4.Q1輸出 84mA>靜態電流(約34mA) x 2
5.負電壓輸入時情況相反，Vin會被CRD2拉低
6.電晶體在高熱、小電流Ic時Vbe會降低

由 **wensan** 發表於週二 12月 02, 2003 9:48 am

mtlin12 寫:
wensan 寫:輸出電晶體的B極跟驅動電晶體的E極接在一起，跨在兩個輸出電晶體B極間的電壓，跟跨在兩個驅動電晶體E極間的電壓根本是同一個電壓！
在輸出100mA電流時，上下兩個輸出電晶體仍然都可以保持在ON的狀態下，那麼10Ω射極電阻的壓降會有10Ω*100mA=1V，加上上下兩個輸出電晶體約0.6V的Vbe，大約有2.2V的電壓。
但是驅動級電晶體的兩個Vbe加上偏壓才0.6V*3=1.8V而已，2.2V跟1.8V差了0.4V，明明同一個電壓，怎麼會差了0.4V！
所以輸出晶體會有一個OFF。

請看用wensan兄建議的DC輸入法，DB-01第一次測試結果:

DB觀察結果::( 雖然只有82mA OUT，還是可以看到 )

1.兩個晶體都是ON (只是情形不同)
2.與SPICE模擬的Q1 0.6V不同
3.在DB-01下，Vin會被CRD1拉高
4.Q1輸出 84mA>靜態電流(約34mA) x 2
5.負電壓輸入時情況相反，Vin會被CRD2拉低
6.電晶體在高熱、小電流Ic時Vbe會降低

你一直提的都是輸出107mA，現在怎麼不敢測107mA！
光是hfe的差異，你就可以當藉口來否定模擬的結果。
現在這樣是想蒙混過去嗎？

A類放大講的是正負半週有對等的輸出，~1mA跟84mA比又如何不是趨近於零！

由 **kvl** 發表於週二 12月 02, 2003 10:00 am

我想在模擬的過程忽略了一個因素--溫度。
我重新將上方的晶體設為60度，下方設為25度，確實會出現如測
量的結果，Q1在60度時Vbe會降為約0.4V，下方晶體有約1-
2mA之電流流過，但已在截止邊緣，電壓再大一點就截止。
可惜的是，同樣的情況也出現在LOW-TIM，並非DB有什麼特異
功能。
把溫度的因素加進來，就可以得到合理的解釋，也証實CRD與

由 **wensan** 發表於週二 12月 02, 2003 10:32 am

[quote="kvl"]我想在模擬的過程忽略了一個因素--溫度。
我重新將上方的晶體設為60度，下方設為25度，確實會出現如測
量的結果，Q1在60度時Vbe會降為約0.4V，下方晶體有約1-
2mA之電流流過，但已在截止邊緣，電壓再大一點就截止。
可惜的是，同樣的情況也出現在LOW-TIM，並非DB有什麼特異
功能。
把溫度的因素加進來，就可以得到合理的解釋，也証實CRD與

由 **wensan** 發表於週二 12月 02, 2003 10:42 am

[quote="kvl"]我想在模擬的過程忽略了一個因素--溫度。
我重新將上方的晶體設為60度，下方設為25度，確實會出現如測
量的結果，Q1在60度時Vbe會降為約0.4V，下方晶體有約1-
2mA之電流流過，但已在截止邊緣，電壓再大一點就截止。
可惜的是，同樣的情況也出現在LOW-TIM，並非DB有什麼特異
功能。
把溫度的因素加進來，就可以得到合理的解釋，也証實CRD與

由 **kvl** 發表於週二 12月 02, 2003 10:55 am

wensan 寫:溫度升高，Vbe下降，偏流也會變大。

確實，因為偏流變大，才讓下方晶體可停留在截止邊緣，還是逃
不出推挽的理論。

所以要always on除了加大靜態電流，沒有其他捷俓。

由 **mtlin12** 發表於週二 12月 02, 2003 5:58 pm

kvl 寫:
wensan 寫:溫度升高，Vbe下降，偏流也會變大。

確實，因為偏流變大，才讓下方晶體可停留在截止邊緣，還是逃
不出推挽的理論。

所以要always on除了加大靜態電流，沒有其他捷俓。

DB-01，100mA時因為下方Q5的Ic只有剩14uA，Vbe也只有
0.391V是否仍為ON?

個人認為DB因為Q5 的Ie雖然近乎0mA (CRD2 2mA電流絕大部份由Q4提供)
，但是還是屬於On的臨界狀態，只是Ic非常小而已。

LOW TIM在此狀況下又是如何? 恐怕Q4早已OFF了!

由 **mtlin12** 發表於週二 12月 02, 2003 6:19 pm

KVL 寫:3)論速度LOW-TIM較佳、輸入阻抗兩者相當。

個人認為DB-01當負載較大時，例如當前級使用，或者耳機阻抗比較大的(例如600Ω)，DB的輸入阻抗會拉高與low TIM的差距。

由 **JamesT** 發表於週三 12月 03, 2003 2:35 am

好大的討論串, 好多的爭論點變來變去... ~.~

請問針對的重點是 DB-01 v.s. Leach LOW TIM 還是鑽石輸出級 v.s. 達靈頓輸出級?

前者我不清楚...

如果是指後者, Burr Brown 自己的 application note 就已經很明顯的表示出鑽石輸出級還算是滿慢的, 而它最主要的優點和訴求是 offset 小和穩定, 不是速度快, 而它的速度也是由偏流決定的...

另外我有一個疑問就是, 為什麼一定要強調「快」...? 「比較慢」又不一定「不夠快」... 好像「比較慢」就很丟臉???

你去問哪個男人想當「快槍俠」吧! XD

咦? 聽說有種東西叫「雙快槍」!? XD

由 **kvl** 發表於週三 12月 03, 2003 9:17 am

林桑，很抱歉，您又錯了!根據模擬的結果，low-tim會比db晚一
點點進入截止區，我想是因為db的

由 **Coffin** 發表於週三 12月 03, 2003 10:50 am

大家辛苦！

我們在旁看得驚心動魄，目瞪口呆........

希望常常有這樣的技術辯論，可以偷學好多招........

由 **尚飯桶** 發表於週三 12月 03, 2003 10:58 am

Me too

非常非常感謝各位前輩！

由 **skyboat** 發表於週三 12月 03, 2003 12:16 pm

JamesT 寫:好大的討論串, 好多的爭論點變來變去... ~.~

請問針對的重點是 DB-01 v.s. Leach LOW TIM 還是鑽石輸出級 v.s. 達靈頓輸出級?

前者我不清楚...

如果是指後者, Burr Brown 自己的 application note 就已經很明顯的表示出鑽石輸出級還算是滿慢的, 而它最主要的優點和訴求是 offset 小和穩定, 不是速度快, 而它的速度也是由偏流決定的...

另外我有一個疑問就是, 為什麼一定要強調「快」...? 「比較慢」又不一定「不夠快」... 好像「比較慢」就很丟臉???

你去問哪個男人想當「快槍俠」吧! XD

咦? 聽說有種東西叫「雙快槍」!? XD

小的直覺 Diamond buffer 最主要的好處是輸入偏壓、輸出偏流設定上的方便性。

"那話兒"的長短快慢，跟愛人同志研究改良就可以，不必成"公共論述"。

由 **大頭兵** 發表於週三 12月 03, 2003 12:23 pm

好久以來
網站上都沒有這一類的討論了

給各位大大喝采 :ya:

由 **mtlin12** 發表於週三 12月 03, 2003 12:49 pm

整場辯論其實真的始於wensan兄與kvl兄的好心建議，並且力行軟體模
擬的實證主義，這要感謝他們兩位的熱情襄助。

但問題也在於DB-01是本人的DT-01，為改善MOSFET源極隨耦器表現
不如我想要的才修改的，Low TIM架構( 無論好壞、快慢 )對我並無新意
，所以並未接受建議。
而DB架構
1.大家比較陌生，新鮮度夠，名為"鑽石"更有商業市場上的意義。
2.META42正熱，風評及規格也很好，類似架構的DB-01可搭順風車。
3.林大帥的擂台賽和DZ的發表開賣日皆已迫近，不可能再改了。
4.用DT-01 Cascode JFET+JFET，再加上DB輸出是乎是我首創，則
　無論DB是否好壞、快慢對設計者而言，都是意義非凡的，故不願輕
　易放棄，而且促使我盡快在Head-Fi上發表，以確認這樣的首創。
5.Head-Fi的眾多老外和本地的網友給予我不少鼓勵，因此DB-01定案!

至於SPICE模擬與實際測量之爭，則我自己當然有義務"防衛"DB的價值
，也有不少DIYer聽信我所說的，就實際動手製作，並且給予DB-01相當
好的聲音評語，對我都是意義非凡的。

我一向是不鳴則已，要鳴就要驚人，我說過自己不喜歡當個默默無聞的
世旅過客，Ultima系列的DB-01替我踏出重要的第一步。

由 **mtlin12** 發表於週三 12月 03, 2003 7:47 pm

kvl兄:
經過計算溫度效應，假設高溫時BJT Vbe為0.45V，Low TIM的最高A類
(Q5沒有off)輸出僅90mA而已，也就是最大靜態電流45mA的兩倍，比
DB-01的100mA低10%左右。

紙筆計算方式如下:
Bias 1.8V=Q1_Vbe+Q5_Vbe+90mA*10Ω+0mA*10Ω =0.45V*2+0.9V 0mA時，Low TIM的Q5要off了。

由 JY 發表於週四 12月 04, 2003 8:38 am

這篇不貼過來太可惜了...

發表人: aprilduck
小弟是DL大帥哥筆下---小輩們拜讀眾位先進在這個主題宏量為文而受益良多---應該上來道謝的後生小輩之一

在如沐春風之際也想提供一些小弟曾在職場中領略有關於 DB 及達靈頓的小經驗請眾位先進前輩們提點一番

小弟原來服務的行業是 Space & Terrestrial Photovoltaic，因為這一行的所有設備都真正是靠天吃飯的，有太陽的時候才能搶著充一點電，沒太陽時只能儘量省著用，除了定點定期維修時可以小歇一下，其餘時間無論有無預警都嚴格禁止罷工

所以當時有一部份小弟設計的東西必須在非常嚴苛的工作環境、很低的供電電壓、uW 級靜態消耗功率的條件下勉力掙扎著正常工作，這樣的工作條件在混成厚膜陶瓷基板上實作時，小弟倒是很偏愛使用 DB 的結構 (小弟從沒像 Walt Jung 及 mtlin12 等等前輩一樣用分立的零件去實作過 DB，自是絕對不敢對分立零件兜成的 DB 妄自評論)

當時的故事是小弟的設計始終達不到客戶要求，而整個專案己經在小弟的手上耽誤近12週了 --- 就卡在一個看起來不難解決的問題 --- 輸出級不夠力，無法在設定的輸出電壓擺幅內推出或吃進 +/-250mA 的電流，硬灌或是硬拉電流時輸出級的晶体就用完全截止或完全飽合來抗爭

可問題是，當時小弟公司合作的 fab 使用的 Bipolar die 製程在 3-sigma 的條件下只能開出 hfe 60 的 npn 及 hfe 40 的 pnp 中功率晶体，高功率晶體佔用的矽面積更大, hfe 更是慘不忍睹, 即使是犧牲約 32% 良率在 1-sigma 的條件下也只能拿到中功率 hfe 150 的 npn 及 80 的 pnp，這樣問題就很給他嚴重了，在先不考慮 delta Vbe 會跳出來捅亂子的狀況下，最簡單的辦法是把它們接成達靈頓，這樣可以把驅動級的 Ib 降到 uA 等級，可這樣並沒有解決問題 -----

驅動級的 Ib 經過驅動級的 hfe 放大轉成驅動極的 Ie (同種達靈頓接法) 或 Ic (異種達靈頓接法) 之後還是得要灌進輸出級當輸出級的 Ib 而且這 Ib 還要大到足夠讓輸出級能推出或吃進 +/-250mA 的滿度電流才行，那如果在某個輸出電壓的時不需要滿度電流的情況下 --- 多備著用的輸出級 Ib 用 Force Beta 的方式把它給幹掉 (流到 0V 或 Power Rails 把它浪費掉) 就完美解決了 --- 這也就是說，小弟設計的東西它的最小的靜態消耗電流就是那個準備給輸出級輸出滿度電流的 Ib 加上其他不足掛齒的小食客嘍.....嗯........那小弟公司的客戶要求的 uW 級靜態消耗功率就 .......玩完了

那反正小弟當時服務的行業中能出手數千元美金買一個混成厚膜功能塊(function block)的大老爺還真不算少，真有需要的話一次給他用上個百來顆 bipolar die 或是 IC die 也絲毫不會手軟，所以小弟當時第一個想到的方法是去偵測輸出倒底需要多少電流再來決定該給輸出級多少的 Ib，嗯 ...... 輸出電流愈大給的 Ib 就愈多 ..... 真是好點子..... 可是這不就變成一個正迴授環路了嗎？沒關係 ---- 用離散法的 chopper stabilization 方式有規率的剁碎 input 後，輸出加上個低通濾波，在迴路剛剛斷開而 LPF 還搞不清楚發生了什麼事以前趕快用一些數位式的手段來決定要給輸出級多少 Ib 再神不知鬼不覺的把迴路接回去就搞定了，反正小弟當時要做的東西只需要 DC ~ 100Hz (-3db) 的頻寬就夠了，怎樣玩都玩的出來....

當小弟把接好的 breadboard 和看起來還不錯的模擬結果送出去要求做同僚評估 (peer review) 後沒幾天，由可靠度工程師領軍帶著 fab 的制程管控師及小弟的頂頭上司就過來打槍了，原因很簡單 ---- 小弟的 chopper 也必須工作在數 uA 級，為了給 Miller 老爺燒柱好香請他老人家不要隨便出來觀愛 .... 嗯 .... 作亂起見，當時選了一個 Cob 非常小、小於 0.5PF 的 bipolar die 製程拿來做出整個斬波器的功能，製程管控師告訴小弟這個製程本來己經定案會取得生產認證了，但臨時出了一點小問題，所以這個製程的狀態要改為快要但還沒取得生產認證 ---- 這........小弟已經花掉的 6 週時間只好當成是花在公司休假順便心存感恩地磨練儀測及 die bond & wire bond 等等技巧了

接下來那將近 6 週的時間小弟是怎樣磨磳過去的己經記不太清楚了，反正小弟把能變的把戲及同僚間好意提供的協助從頭到尾再從尾到頭都玩完了，期間曾經想過換成 MOS 製程 --- 頂頭上司好心勸阻我死了這條心，即便是其中有些製程己經通過生產認證，但在有可能有幅射線的工作環境中，增強型 MOS 是不存在的，所有的 MOS 都會變成空乏型，要特別產生一個逆偏壓才能阻止所有的 MOS 在有幅射線飛舞助興的情況下快樂的全體導通

在小弟困座愁城無計可施之際，本想約了公司的產品經理一起帶著小弟竭盡所能做出的不合格樣品提頭去見客戶順便吹捧他們一下，如果氣氛還不太壞的情況下當場就可以跪地求.......他們重新檢討放寬一點規格

好說歹說連續幾天美食綿連攻勢下公司內負責這位客戶的 PM 終於答應呈報出差計劃，過了幾天後，比小弟大好多級、掌管市場與銷售的資深董事放話過來說想找小弟談談，心驚膽跳之餘也只能硬著頭皮過去，這位猶太裔的老美在耐心聽完小弟的哭訴抱怨後寫了個電話號碼叫小弟找他的老友 Hans R. Camenzind 聊聊，看看 Hans 能不能幫點忙，趕忙衝去問頂頭上司探探這個 Hans 是何方神聖，上司說﹕你不是想用 chopper & timer 來解決你的問題嗎？老傢伙要你去請教當年在 Signetic 揚名立萬只用 25 顆電晶体就能在矽晶上實作設計出 NE555 的 Hans 啦！

有這等好機會怎會放過，看看時差沒什麼問題焚香沐浴後 --- 沒有啦！實際上是準備好所有的資料、紙筆、錄音機後就撥了電話，說明來意並問明可不可以錄音後就開始切入正題 (其實結果是不可以錄音但是可以切入正題)，Hans 率直的告訴小弟﹕你不但想錯了解決方向也問錯了人，你的問題用 DB 結構就解決了 --- 小弟當時還小小反駁了一陣 --- Hans 的回答妙極了﹕是誰告訴你 DB 的那一對電流源是靜態的定電流源呢？正迴授雖然是人人避之為恐不及 --- 如果你不做振盪器的話 --- 但它並不是專門搗蛋用的，你只要對付好因為電流密度不同造成的溫度梯度，避免梯度導致的 Vbe 差異加上小心的調配各元件的係數使得電壓增益略低於一就可以解決你的問題 --- 在混成厚膜上對付溫度梯度不算太難，但小弟實在聽不懂您老在說什麼 --- 老弟！我不是早說了你問錯人了嗎？你的問題早就被 Bob Widlar 解決了，那傢伙已經掛了，但你去找找他在 IEEE 發表的論文，雖然很多業內的機密他藏著沒發表也不能發表，但你好好研究一下就會發現你的問題早就被他玩完了

小弟當時掛上電話後仍然是一頭霧水，但至少有了個方向，Bob Widlar 名氣可大的多了，仔細拜讀一小部份他的論文後終於搞清楚了 Widlar 是如何解決這個問題的, 也感佩於他那種急於向世人介紹他所有的創見及發明但為了保護有價的商業機密而又不得不每件事情都要大玩拼圖遊戲的精力.........也說不定他是樂在其中呢!

Widlar 的解決方式說的最白的是在他 1987 年在 IEEE Jounal of Solid State Circuit 發表 LM12 的研發成果時透露的, 其實這個解決方法搞不好在他被允許發表以前他們早就用翻了用爛了, 即便是這樣他還是依循著他的風格: 凡事只說一半, 而通常他也只畫出一半的圖, 國家半導體 (NS) 獲得 IEEE 同意後把這篇論文納入 NS AP NOTE # AN-446B, 在第二頁的開頭只有寥寥幾字含混不清的介紹 Q12-Q14 的功能, 但仔細比對一下 LM12 的原始規格, 您會發現他只在每半週花了 500uA 的靜態電流源就能指揮輸出級搞出 13A 耶!

就算把下一頁詳圖中那個達靈頓 Q41 的 hfe 扣掉 , 這個約 1000 倍的 GAIN 也大的夠嚇人了, 看看那個騎在第二頁簡圖 Q12 Q16 上的那兩個 Q13 Q14 組成以 Widlar 為名的衛德勒電流源, 不就是活生生的一個帶著正迴授的 Ib 電流源嗎? 那麼那些 IC 規格書上把它一股腦畫成一個圓圈包一個箭頭也是名正言順的理直氣壯了

事後小弟當年的東西當然順利完成, 那趟提頭賠罪之旅也當然也就沒去了

小弟知道小弟這一大篇跟這個討論串的主題壓根沒啥子關係-----

感謝各位先進前輩們耐著性子看完

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「高速」不等於「Low TIM」!!!

誰在線上